module display(
    input clk,          // 输入时钟
    input reset,        // 复位信号
    input [2:0] count,  // 输入计数值（0到6）
    output reg [3:0] anodes,    // 数码管的阳极
    output reg [7:0] segments   // 数码管的段控制
);

`define DISPLAY_0   8'b00000011
`define DISPLAY_1   8'b10011111
`define DISPLAY_2   8'b00100101
`define DISPLAY_3   8'b00001101
`define DISPLAY_4   8'b10011001
`define DISPLAY_5   8'b01001001
`define DISPLAY_6   8'b01000001
`define DISPLAY_7   8'b00011111

always @(posedge clk or posedge reset) begin
    if (reset) begin
        anodes = 4'b1111;
    end 
	 
        case (count)
            3'b000: segments = `DISPLAY_0;  // 显示 0
            3'b001: segments = `DISPLAY_1;  // 显示 1
            3'b010: segments = `DISPLAY_2;  // 显示 2
            3'b011: segments = `DISPLAY_3;  // 显示 3
            3'b100: segments = `DISPLAY_4;  // 显示 4
            3'b101: segments = `DISPLAY_5;  // 显示 5
            3'b110: segments = `DISPLAY_6;  // 显示 6
				3'b111: segments = `DISPLAY_7;  // 显示 7
            default: segments = 8'b11111111; // 不显示任何数字
        endcase
end

endmodule
